Intel HPC-Roadmap: 800-W-Rialto-Bridge-GPU, Falcon Shores XPU, Ponte Vecchio mit HBM-Benchmarks


Die Keynote von Intel auf der International Supercomputing Conference beinhaltete eine neue Roadmap, die auf das beängstigende Ziel hinarbeitet, bis 2027 eine Leistung der Zettascale-Klasse zu liefern. Wie Sie oben in Intels Super Compute Silicon Roadmap sehen können, beinhalten die heutigen Ankündigungen die ersten Details von Intels Rialto-Brücke GPUs, die nächste Generation der noch zu lancierenden Ponte Vecchio GPUs. Die GPUs des Rechenzentrums der Rialto-Brücke werden mit bis zu 160 Kernen auf einem neueren Prozessknoten ausgestattet sein, mit einer offensichtlich stark überarbeiteten Architektur ausgestattet sein, mit bis zu 800 W arbeiten, bis zu 30 % mehr Leistung in Anwendungen liefern und Mitte des Jahres mit der Bemusterung beginnen. 2023.

Darüber hinaus teilte Intel weitere Details über den Falcon Shores XPU mit, einen Chip, der eine unterschiedliche Anzahl von Rechenkacheln mit x86-Kernen, GPU-Kernen und Speicher in einer schwindelerregenden Anzahl möglicher Konfigurationen aufweisen wird, wenn er im Zeitrahmen 2024 auf den Markt kommt.

Wir haben jetzt auch die ersten Benchmarks von Intels mit HBM ausgestatteten Sapphire Rapids-Serverchips, die sich auf den Weg zur Marktreife machen, um mit AMDs Milan-X-Prozessoren zu konkurrieren. Intel behauptet, dass diese Chips in Anwendungen mit begrenztem Speicherdurchsatz bis zu dreimal so viel Leistung bieten wie ihre Ice Lake Xeon-Vorgänger.

Um Intels Zettascale-Ziel zu erreichen, sind eine Reihe von Fortschritten erforderlich, von denen viele revolutionär sind, und heute teilte das Unternehmen einige seiner kurzfristigeren Ziele mit und skizzierte gleichzeitig den umfassenderen langfristigen Plan. Lassen Sie uns in die Ankündigungen eintauchen.

Intel Rialto Bridge GPU und XPU Manager

Intel bleibt dabei, seine GPUs der Enterprise-Klasse nach italienischen Brücken zu benennen, wobei der Ponte Vecchio der aktuellen Generation die Rialto Bridge folgen wird, Intels Rechenzentrums-GPU der nächsten Generation, die 2023 auf den Markt kommen wird. Intel gab bekannt, dass dieser Chip enthalten sein wird bis zu 160 Xe-Kerne, eine erhebliche Steigerung gegenüber den 128 Kernen auf Ponte Vecchio.

Wie wir oben sehen können, bestand das Design von Ponte Vecchio aus insgesamt 16 Rechenkacheln, die in zwei Bänken angeordnet waren, die in der Mitte des Chips entlangliefen, mit acht Kernen pro Kachel, Rialto Bridge hat nur acht längere Kacheln mit (vermutlich) 20 Xe-Kernen pro Stück, was eine signifikante Designänderung bedeutet.

Wir sehen auch, dass die Rambo-Cache-Kacheln von Ponte Vecchio entfernt wurden, obwohl es immer noch acht HBM-Kacheln unbekannter Art gibt, die die Kerne flankieren, während zwei Xe-Link-Kacheln an gegenüberliegenden Ecken des Chippakets angeordnet sind. Die letzten vier Bilder im obigen Album enthalten Blockdiagramme des Ponte Vecchio-Designs der aktuellen Generation, um die Unterschiede zu veranschaulichen.

Rialto Bridge verfügt über einen neueren, nicht näher bezeichneten Prozessknoten und architektonische Verbesserungen, ähnlich einem „Tick“, die eine Leistungssteigerung von bis zu 30 % in Anwendungen gegenüber Ponte Vecchio bewirken. Intel hat noch keine Benchmarks bereitgestellt, um diese Behauptungen zu untermauern.

Rialto Bridge wird auch einen erhöhten Spitzenstromverbrauch von bis zu 800 W haben, eine Steigerung gegenüber dem Spitzenwert von 600 W von Ponte Vecchio, und wird im OAM-Formfaktor erhältlich sein. Intel sagt, dass es die OAM 2.0-Spezifikation übernehmen wird, obwohl es seine GPUs auch weiterhin in anderen Formfaktoren anbieten wird. Das Unternehmen wird in Kürze seinen XPU Manager auf den Markt bringen, eine Open-Source-Überwachungs- und Verwaltungssoftware für seine Rechenzentrums-GPUs, die sowohl lokal als auch remote verwendet werden kann.

Ansonsten teilt Intel nur vage Details über diese neue GPU mit Behauptungen wie „mehr FLOPs“, „erhöhte I/O-Bandbreite“ und „mehr GT/s“, die uns keinen wirklichen Einblick in das neue Design geben. Das Unternehmen fügte der Folie eine IDM 2.0-Auflistung hinzu, die darauf hinweist, dass es weiterhin Gießereipartner für einige der Fliesen verwenden wird. Wir werden jedoch sicher bald mehr erfahren – Intel sagt, dass die Rialto-Brücke 2023 eintreffen wird.

Intel Falcon Shores XPU

Intels Falcon Shores XPU stellt die Fortsetzung des heterogenen Architekturdesignbogens des Unternehmens dar, mit dem Endziel, die 5-fache Leistung pro Watt, die 5-fache Rechendichte in einem x86-Sockel und die 5-fache Speicherkapazität und Bandbreite bestehender Serverchips zu liefern.

Dieses disaggregierte Chipdesign verfügt über separate Kacheln von x86-Rechenkernen und GPU-Kernen, aber diese Kacheln können verwendet werden, um eine beliebige Mischung der beiden Additive zu erstellen, z. B. ein reines CPU-Modell, ein reines GPU-Modell oder ein gemischtes Verhältnis der beiden zwei. Intel hat es nicht spezifiziert, aber es ist auch zu erwarten, dass die x86-Kernkacheln ihre eigene Mischung aus Performance-Kernen (P-Kernen) und Effizienzkernen (E-Kernen) haben könnten, oder wir könnten Cluster von P- und E sehen -Kerne, die als eigene vollständige Kacheln bereitgestellt werden. Intel merkt an, dass diese Kacheln auf einem nicht näher bezeichneten Prozessknoten aus der Angström-Ära hergestellt werden, obwohl Intels 20A die Rechnung für die Kacheln zu erfüllen scheint, die es selbst herstellen könnte.

Intel wird auch kleinere Kacheln für verschiedene Geschmacksrichtungen von HBM-Speicher und Netzwerkadditiven haben. Das flexible Verhältnis von CPU-, GPU-, Arbeitsspeicher- und Netzwerkfunktionalität wird es Intel ermöglichen, seine Falcon Shores-SKUs spät im Designprozess schnell an spezifische oder aufkommende Workloads anzupassen, eine wichtige Überlegung aufgrund der sich schnell verändernden Landschaft im KI/ML-Bereich . Intel hat nicht angegeben, ob es Kunden erlauben wird, ihre eigene bevorzugte Mischung von Kacheln zu mischen und anzupassen, aber dies würde gut zum Intel Foundry Services (IFS)-Ansatz des Unternehmens passen, mit dem es Chips für andere Firmen herstellen wird.

Die zweite Folie im obigen Album zeigt verschiedene Kombinationen eines Vier-Kachel-Designs, das mit x86-Rechenkernen und Xe-GPU-Kernen geliefert wird, zusammen mit vier kleineren Kacheln, die vermutlich Speicher- und Netzwerkchips enthalten.

Natürlich wird dieses Design es Intel ermöglichen, sein IDM 2.0-Modell zu nutzen und so einige seiner eigenen Kacheln für bestimmte Funktionen zu produzieren, während es auch Verträge mit Drittanbietern und IP-Anbietern für einige Kacheln in einer Mix-and-Match-Manier abschließt, die ausweichen könnten alle möglichen Herstellungsprobleme entweder mit seiner eigenen Prozessknotentechnologie der Angström-Klasse oder der seiner Lieferanten. Intel wird fortschrittliche Verpackungen der nächsten Generation nutzen, um „extreme“ Bandbreite zwischen den Kacheln bereitzustellen, die zu einer zusammenhängenden Einheit verschmelzen. Es ist unklar, ob diese Chips darunter einen (aktiven?) Interposer haben werden, ähnlich wie wir es bei den 3D-gestapelten Foveros-Chips sehen, oder welche Varianten von Intels riesiger Palette an Interconnect-Technologien verwendet werden, um die Kacheln zu verbinden.

Apropos, Falcon Shores wird ein vereinfachtes Programmiermodell haben, das laut Intel ein „CPU-ähnliches“ Programmiererlebnis schaffen wird, vermutlich basierend auf dem OneAPI-Portfolio des Unternehmens. Intel erwartet, dass dieses Produkt im Zeitrahmen 2024 auf den Markt kommt.

Intel Sapphire Rapids HBM-Benchmarks

Intel hat Benchmarks für seine mit HBM2 ausgestatteten Sapphire Rapids Xeon-Prozessoren der vierten Generation geteilt, von denen wir wissen, dass sie mit bis zu 64 GB HBM2e-Speicher ausgestattet sind, um die Leistung bei Workloads mit eingeschränktem Speicherdurchsatz zu steigern. Wie bei allen von Anbietern bereitgestellten Benchmarks sollten Sie diese mit viel Vorsicht genießen. Wir haben die Testnotizen am Ende des obigen Albums beigefügt.

Intel behauptet einen >2-fachen Leistungsgewinn gegenüber seinem eigenen Ice-Lake-Xeon-Chip in WRF, einem Modell-Benchmark für Wettervorhersagen, den Nvidia kürzlich verwendet hat, um die Gewinne seiner Grace-CPU gegenüber Intel anzupreisen. Weitere Highlights sind eine behauptete > 3-fache Verbesserung beim YASK-Energie-Benchmark, eine 2-fache Verbesserung bei openFOAM und eine > 3-fache Verbesserung bei CloverLeaf. Intel behauptet auch eine 2-fache Beschleunigung in der Fluent-Software von Ansys und eine 2-fache Verbesserung in ParSeNet.

Intels Zettascale-Bausteine

Zettascale

(Bildnachweis: Intel)

Intels Bestreben, von der gerade geprägten Exascale-Ära in die Zettascale-Ära voranzuschreiten, ist angesichts des ehrgeizigen Ziels des Unternehmens für 2027 voller Herausforderungen, zumal das Unternehmen noch keinen eigenen Supercomputer der Exascale-Klasse auf den Markt bringen muss. Der Wechsel zu Zettascale erfordert eine 1000-fache Leistungssteigerung und erfordert neue Prozesstechnologien, Architekturen, Speicher, Verpackungstechnologien, ganz zu schweigen von der Netzwerktechnologie, um alles miteinander zu verbinden.

Intel hat einige der Fortschritte dargelegt, die seiner Meinung nach erforderlich sind, um diese nächste Ebene der Datenverarbeitung zu erreichen, wobei die Spezifikation Universal Chiplet Interconnect Express (UCIe) die wichtigste davon ist. UCIe hat das Ziel, Die-to-Die-Verbindungen zwischen Chiplets mit einem Open-Source-Design zu standardisieren, um so die Kosten zu senken und ein breiteres Ökosystem validierter Chiplets zu fördern. Letztendlich zielt der UCIe-Standard darauf ab, genauso allgegenwärtig und universell zu sein wie andere Konnektivitätsstandards wie USB, PCIe und NVMe, während er außergewöhnliche Leistungs- und Leistungsmetriken für Chiplet-Verbindungen bietet.

Intel plant auch, seine Ultra-Low-Voltage-Technologie zu erweitern, die in seinen Bitcoin-Mining-Blockscale-ASICs Pionierarbeit geleistet hat und eine 50-prozentige Reduzierung der Taktlastspannung bietet. Intel sieht auch vor, dass optische Verbindungen auf dem Paket gebracht werden, wobei der Xe Link eine Schnittstelle ist, die theoretisch auf optische Verbindungen umgestellt werden könnte, um die Bandbreite und Bandbreitendichte zu verbessern und den Stromverbrauch zu reduzieren. All diese Faktoren und mehr werden benötigt, damit Intel sein Ziel erreichen kann, bis 2027 Zettascale-Rechenleistung bereitzustellen.

Die Intel-Keynote läuft noch…Updates folgen.

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