Intel beschreibt 3D-Chip-Packaging-Technologie für Meteor Lake, Arrow Lake und Lunar Lake

Intel enthüllte heute weitere neue Details über das 3D-Foveros-Chipdesign, das es für seine Meteor-Lake-, Arrow-Lake- und Lunar-Lake-Chips verwenden wird, als Teaser für die Präsentation des Unternehmens auf der Hot Chips 34, einer Konferenz der Halbleiterindustrie, auf der die Titanen des Tech-Sharings zu sehen sind die architektonischen Details ihrer neuen Prozessoren. Pat Gelsinger, CEO von Intel, wird die Veranstaltung als Hauptredner halten, und das Unternehmen hat auch vier technische Präsentationen, darunter die Consumer-‚Lake‘-Prozessoren, die wir hier besprechen werden, sowie Ponte-Vecchio-GPUs, FPGAs und die Xeon-D-Prozessoren.

In erster Linie gab es kürzlich Gerüchte, dass Intels Meteor Lake zu spät auf den Markt kommen wird, da Intel für seine GPU-Kachel/Chiplet vom TSMC-3-nm-Knoten zum 5-nm-Knoten wechselt. Während Intel immer noch keine Informationen darüber teilt, welchen spezifischen Knoten es für die GPU verwenden wird, sagen Unternehmensvertreter, dass sich der geplante Knoten für die GPU-Kachel nicht geändert hat und der Prozessor auf dem Weg zu einer pünktlichen Veröffentlichung im Jahr 2023 ist. Intel wird nur eine der vier Kacheln herstellen, die zum Bau seiner Meteor-Lake-Chips verwendet werden – TSMC wird die anderen drei produzieren. Branchenquellen geben an, dass die GPU-Kachel TSMC N5 (5 nm) ist.

Das erste Bild im obigen Album ist ein neues Diagramm, das Intel von seinen Meteor-Lake-Prozessoren geteilt hat. Wir haben auch die folgenden Folien aus unserer Abdeckung von Intel 4-Prozessknoten hinzugefügt. Das neue Bild hat ein paar neue Details – Intel sagt, dass dieses Diagramm von einem mobilen Prozessor stammt, der mit sechs Leistungskernen und zwei Clustern von Effizienzkernen auf den Markt kommen wird. Intel hat dies nicht bestätigt, aber es wird angenommen, dass diese die Architekturen Redwood Cove bzw. Crestmont enthalten. Meteor Lake- und Arrow Lake-Chips werden skaliert, um die Anforderungen des Mobil- und Desktop-PC-Marktes zu erfüllen, während Lunar Lake den mobilen Markt mit 15 W und darunter bedienen wird.

Fortschritte bei der Verpackung und Verbindung verändern schnell das Gesicht moderner Prozessoren. Beide sind jetzt genauso wichtig wie die zugrunde liegende Prozessknotentechnologie – und in einigen Facetten wohl wichtiger.

Viele der heutigen Offenlegungen von Intel drehen sich um seine 3D-Foveros-Verpackungstechnologie, die das Unternehmen als Grundlage für seine Meteor Lake-, Arrow Lake- und Lunar Lake-Prozessoren für den Verbrauchermarkt verwenden wird. Diese Technologie ermöglicht es Intel, Chiplets vertikal auf einem vereinheitlichenden Basischip mit einer Foveros-Verbindung zu stapeln. Intel verwendet Foveros auch für seine Ponte-Vecchio- und Rialto-Bridge-GPUs sowie die Agilex-FPGAs, sodass dies eine grundlegende Technologie für mehrere Produkte der nächsten Generation des Unternehmens ist.

Intel brachte 3D-Foveros zuerst in seinen kleinvolumigen Lakefield-Prozessoren auf den Markt, aber der vierkachelige Meteor Lake und der fast 50kachelige Ponte Vecchio sind die ersten großvolumigen Chipproduktionen des Unternehmens mit dieser Technologie. Nach Arrow Lake wird Intel auf die neue UCIe-Verbindung umsteigen und so das sich bildende Ökosystem von Chiplets erschließen, die eine standardisierte Schnittstelle verwenden.

Intel gab bekannt, dass es die vier Meteor-Lake-Chiplets (im Intel-Sprachgebrauch „Kacheln“ genannt) auf einer passiven Foveros-Interposer-/Basiskachel platzieren wird. Die Chiplets und der Interposer sind mit TSV-Verbindungen miteinander verdrahtet, und der Interposer hat keine Logik. Die Basiskachel von Meteor Lake unterscheidet sich von der in Lakefield, die als eine Art SoC diente. Die 3D-Foveros-Verpackungstechnologie unterstützt auch aktive Interposer. Intel sagt, dass es den Foveros-Interposer mit seinem kostengünstigen und stromsparenden 22FFL-Prozess herstellt (derselbe wie Lakefield). Intel hat auch eine neuere „Intel 16“-Variante dieses Knotens für seine Foundry-Dienste, aber es ist nicht klar, welche Version Intel für die Basiskachel von Meteor Lake verwenden wird.

Intel wird die Compute-Kachel, die den Intel 4-Prozess verwendet (mehr hier), die I/O-Kachel, die SoC-Kachel und die Grafikkachel (tGPU) auf diesem Interposer montieren. Alle diese Einheiten wurden von Intel entwickelt und verfügen über Intel-Architekturen, aber die externe Foundry TSMC wird die I/O-, SoC- und GPU-Kacheln herstellen. Das bedeutet, dass Intel nur die CPU- und Foveros-Kacheln herstellen wird.

Branchenquellen sagen uns, dass der I/O-Die und SoC auf TSMC N6 fabriziert sind, während die tGPU TSMC N5 verwendet. (Bemerkenswerterweise nennt Intel die E/A-Kachel einen „E/A-Expander“, daher der Spitzname IOE.)

Foveros verwendet einen 36-Mikron-Bump-Pitch (ein kritisches Maß für die Verbindungsdichte), eine Verbesserung gegenüber dem 55-Mikron-Bump-Pitch, der bei Lakefield verwendet wurde. Die Foveros-Roadmap umfasst 25- und 18-Mikron-Pitches mit zukünftigen Designs. Intel sagt, dass es in Zukunft theoretisch sogar Hybrid Bonding Interconnects (HBI) verwenden könnte, um Bump-Pitches von 1 Mikron zu erreichen.

Die Kosten waren eines der Hauptanliegen bei exotischen 3D-Verpackungen, und Foveros wird Intels erster Vorstoß in die Massenfertigung mit seiner hochmodernen Verpackungstechnologie sein. Intel sagt jedoch, dass Chips, die mit 3D-Foveros-Gehäusen hergestellt werden, im Vergleich zu standardmäßigen monolithischen Chipdesigns (Single-Die) äußerst preisgünstig sein werden – und in einigen Fällen vielleicht sogar weniger teuer sind.

Intel hat den Foveros-Chip so konzipiert, dass er so kostengünstig wie möglich ist und dennoch die elektrischen und Leistungsziele des Unternehmens erfüllt – er ist um Größenordnungen der billigste Chip im Meteor-Lake-Paket. Intel teilt noch keine Geschwindigkeiten und Feeds für die Foveros-Verbindungs-/Basiskachel mit, sagt aber, dass die Schnittstellen in der passiven Konfiguration mit „mehreren GHz“ laufen können (diese Aussage impliziert auch stark, dass Intel bereits aktive Versionen des Interposers in der Entwicklung hat). . Als solches verursacht Foveros keine Bandbreiten- oder Latenzbeschränkungen, die Designkompromisse erfordern. Intel erwartet außerdem, dass das Design sowohl hinsichtlich Leistung als auch Kosten gut skalierbar ist, was bedeutet, dass es entweder wertoptimierte Designs oder leistungsorientierte Varianten für andere Segmente erstellen kann.

Wir sehen die wirklichen Einsparungen, wenn wir auf das Gesamtbild herauszoomen. Spitzenknoten werden pro Transistor exponentiell teurer, da die Industrie aufgrund von Bedenken hinsichtlich der Ausbeute zu kleineren Knoten übergeht, insbesondere bei monolithischen Designs. Darüber hinaus zahlt sich das Entwerfen neuer IP-Blöcke wie E/A-Schnittstellen für kleinere Knoten nicht so sehr für die Investition aus. Daher spart die Wiederverwendung unkritischer Kacheln/Chiplets auf „ausreichend guten“ Legacy-Knoten Zeit, Kosten und Entwicklungsressourcen, ganz zu schweigen von der Vereinfachung des Testprozesses.

Bei einem monolithischen Die muss Intel die verschiedenen Chipelemente wie den Speicher oder die PCIe-Schnittstellen seriell testen, was ein zeitaufwändiger Prozess sein kann. Im Gegensatz dazu kann Intel Chiplets gleichzeitig testen, um Zeit zu sparen. Foveros bietet auch Vorteile beim Design von Chips für bestimmte TDP-Bereiche, da die verschiedenen Chiplets auf die Anforderungen des Designs zugeschnitten werden können.

Wenn Ihnen die meisten dieser Punkte sehr bekannt vorkommen, haben Sie Recht – dies sind die gleichen Faktoren, die AMD im Jahr 2017 auf den Chiplet-Pfad getrieben haben. AMD war nicht der erste, der ein Chiplet-basiertes Design verwendete, aber es war der als erster einen modernen massenproduzierten Chip mit der Designphilosophie zu entwerfen, also ist Intel mit der Technologie etwas spät dran. Intels anfänglicher Vorstoß mit 3D-Packaging-Technologie ist jedoch weitaus komplexer als AMDs organische Interposer-basierte Designs, die sowohl Vor- als auch Nachteile haben werden. Der Beweis wird im endgültigen Silizium liegen, von dem Intel sagt, dass es auf dem Weg zu einer Markteinführung im Jahr 2023 ist. Arrow Lake und Lunar Lake folgen 2024.

Hier ist die Übersicht über die Themen, die Intel diese Woche auf der Hot Chips 34 behandeln wird. Wir werden ausführlicher darüber berichten, wenn die eigentlichen Präsentationen stattfinden, sodass Sie bald mit einer Aktualisierung dieses Artikels rechnen können. Bleib dran.